2008-03-18
Intel公開下代Nehalem微架構規劃
Building Block設計 可擴充至8核
文: Kopo Ko / 新聞中心
文章索引: IT要聞 處理器 INTEL Nehalem

處理器廠商 Intel 今日舉行了多核心架構發佈會,除了公佈了六核心 Xeon 及四核心 Itanium 伺服器處理器規劃外,同時亦公佈了更多下代處理器 Nehalem 微架構的資料。據 Intel 資深副總裁暨數位企業事業群總經理 Pat Gelsinger 表示,全新 Nehalem 微架構將採用 Building Block 模組化設計,可應付由行動電腦至高效能伺服器的需要,最高可組合成 8 核心配置,提供最高同時 16 個 Thread 的運算處理能力。

 

據 Pat Gelsinger 指出,全新 Nehalem 微架構採用可擴展的架構,主要是每個處理器單元均採用 Building Block 模組化設計,包括了處理器核心、 Cache 記憶體、內建繪圖核心、系統 記憶體控制及 Quick Path Interconnect 均可自由組合,最高可支援 8 核心,提供最高 16 個 Thread 運算能力。

 

此外,處理器內建的 Quick Path interconnect 數目亦可以自由提升,以形合多路的伺服器的需求。

 

Nehalem Scalable DesignNehalem Modularity

 

運算設計方面, Nehalem 微架構主要是按照 Core 微架構作出改良,仍是採用 4 + 1 ALU 設計,但加入了類似 Hyper-Threading 的 2-Way simultaneous multi-Theading ,能更有效地運算處理器資料,減少 Cache 及 Memory Bandwidth 浪費。新增支援 SSE 4.2 指令集,並改良演算法,加快"無排列"緩存使用,並加速同步化動作。

 

Nehalem 微架構亦強化了分支預測,加入二級分支預測系統及加入 Renamed Retuen Stack Buffer 功能,預期 Nehalem 微架構將會比 Core 微架構在平行運算表現上有約 33% 的增長。

 

Core uArch EnhancementsSMT

 

 

發佈會中, Pat Gelsinger 亦透露了首顆 Nehalem 的規格, 45 奈米 Hi-K 制程,內建 7.31 億個電晶體,原生四核心設計、同一時間可運算 8 個 Threads ,每個核心擁有 32K L1 Instruction Cache 及 32KB Data Cach 、 256K L2 Cache 雖然容量少但能大幅減低 Latency ,加入第二級 512 Entry TLB (Translation Lookaside buffer) ,並採用共享 8MB L3 Cache 設計,支援 Quick Path Interconnects ,更內建 Tri-Channel 的系統記憶體控制器,預計將於 2008 年第四季上場。

 

Intel NehalemNehalem Cache Subsystem

 

 

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