2019-07-07
12 核心、全新 Zen 2 微架構
AMD Ryzen 9 3900X 處理器詳細測試
文: John Lam / 評測中心


AMD 向 Intel 投下 7nm 震撼彈 !! 全新 Zen 2 微架構、第 3 代 Ryzen 處理器正式登場,相較上代 Zen+ 微架構性能平均提升 15%、Cache 容量倍增,率先支援 PCIe 4.0 傳輸技術,優化 DDR4 記憶體控制器,加上 7nm 制程改進令時脈進一步提升,整體性能增長最高可達 21%。HKEPC 編輯部找來全新 AMD Ryzen 9 3900X 處理器,與同價位對手 Intel Core i9-9900K 作效能對比測試。



經改良的 Cache Subsystem 架構

 

3900X

▲ AMD Zen 2 微架構的 L1 Data Cache 設計


為提供處理器吞吐量,AMD Zen 2 微架構針對 Cache Subsystem 作出了不少改良,L1 Instruction Cache 雖然容量由上代 64KB 減半至 32KB,但關聯性由 4-Way 加倍至 8-Way,主要原因是今代增加了 μOps Cache 緩存,由 2,048 條增加為 4,096 條,這個改動更能迎合現今程式運算的趨勢。

 

全新 Zen 2 微架構 L1 Data Cache 容量保持 32KB、同樣為 8-Way 關聯性,Load Queue 單元保持 72 個 Out of Order 無序載入隊列,但資料讀取每個調期提升至 2 個 256-bit Read,Store Queue 單元則設由上代 44 個增至 48 個儲存隊列,每個週期可處理 1 個 256it Write,相較上代緩存讀寫頻寬均提升了 1 倍。

 

3900X

▲AMD Zen 2 微架構 Cache Subsystem 設計

 

AMD Zen 2 微架構的 TLB 翻譯後備緩衝器的條目數量亦有所提升,能儲存更多虛擬記憶體轉換成物理地址結果, L1 TLB 支援 64 個條目及支援所有頁面大小,L2 DTLB 由上代的 1,536 個條目但不支援 1G 頁面,提升至今代 2,048 個條目可支援 1G 頁面,將進一步降低預測分支單元的載入延遲。

 

AMD Zen 2 微架構保持 512KB、8-Way L2 Cache,相較上代 Zen+ 改善了 Prefetch Throttling 問題令緩存性能有所提升,L3 Cache 容量擴大了一倍,由上代每個 CCX 模組擁有 8MB 增至 16MB L3 Cache,更大的緩存容量能大幅減低記憶體延遲最高達 33ns,對於遊戲執行性能有著明顯的改善, 因此 AMD 特別將它命名為「Game Cache」。

 

 

 

L3 Cache 與 CCX 模組設計

 

AMD Zen 2 微架構沿用 CCX (CPU Complex) 模組設計,每個 CPU 核心均擁有 1 組 L3 控制器及 L3 Cache 區塊, CCX 區塊內的 CPU Core 互相存取,L3 Cache 區塊大小由上代的 2MB 提升至 4MB, 令單一 CCX 模組的 L3 Cache 容量由 8MB 至 16MB。

 

3900X

▲ AMD Zen 2 微架柿的 CCX 模組設計

 

採用 Low-Order Address Interleave 低層地址交錯設計,當 CPU Core 存取 CCX 模組內其他 L3 Cache 區塊,其存取延遲值大致相同,讀取本地 L3 Cache 區塊則具有較佳的延遲值。

 

據 AMD 白皮書指出,Zen 2 微架構的 L1 延遲為 4 Cycles、L2 延遲為 12 Cycles 與上代 Zen+ 相同,由於 L3 容量的倍增令本地延遲由 35 Cycles 上升至 40 Cycles,雖然 L3 延遲增加了但更大的容量帶來更高的命中率和使用率。

 

Zen2

▲ Zen 2 微架構新增了 3 條 Cache 指令

 

此外,AMD Zen 2 微架構新增了 3 條 Cache 指令 CLWB、QoS 及 WBNOINVD,CLWB 和 QoS 均為通用指令並已加進 Windows 10 May 2019 (1903),CLWB 指令可以讓系統在任何 Cores 或 Cache 進行 Write Back,QoS 指令則可以針對 Cache 及 Memory 進行管理以提至最大吞吐量,對於 VM 虛擬化有很大作用。

 

WBNOINVD 則是針對 AMD 新一代 GPU 而設,讓 Cache 中已修改資料可以快速回寫到 Memroy,能有效減低 CPU to GPU 的回寫延遲值。

 

分享到:
發表評論