雖然 Intel Ivy Bridge 處理器以出色的性能牢牢控制了中高價市場，而 AMD 則已把業務發展重點放在整合 GPU 的 APU 處理器上，不過為針對需要高效能的 AMD 用戶，在 Piledriver 架構的 Trinity APU 推出後， 隨即推出不含 GPU 的 Piledriver 架構 FX 處理器，以「 Higher Frequency, Unlocked, More Cores at every price points 」作為賣點，為 AMD 用家帶來升級機會。
引入 Resonant Clock Mesh 技術、時脈即破 4GHz!!
Piledriver 網絡時鐘架構圖，紅圈是 Resonant Clock Mesh 的 Inductor
Piledriver Clock 採用 Dual-Mode 模式，同時設有 Resonant Clock 及 Conventional Clock
在今年 2 月 美國舊金山舉行的 ISSCC 2012 ， Cyclos Semiconductor 公司宣佈其 Resonant Clock Mesh 技術獲 AMD 新一代 Piledriver 核心所採用，令後者工作時脈突破 4GHz 以上，這使到遭受 Globalfoundries 22nm 工藝進度落後困擾的 AMD ，獲得一次提升 Piledriver 工耗及工作時脈的好機會，也引起市場人士對 Resonant Clock Mesh 技術的好奇心。
Cyclos Semiconductor 公司原屬美國密歇根大學，在 2006 年跟大學分離，擁有一支經驗豐富的 IC 設計團體，擁有 HDTV 、處理器、圖形核心、記憶體及 Sony Playstation 浮點運算器等超過 50 個 IC 產品 tape-outs 經驗，投資者包括有 ARM 、西門子及高風險投資基本等，也曾跟英國 ARM 公司合作，研究 Resonant Clock Mesh 技術在 ARMv9 架構上的理論驗證，發現可比 ARM Clock Tree 減少 25-35% 功耗，增加 250MHz + 工作時脈。至於在 Piledriver 上實行，可說是該技術在商業應用的首次， AMD R&D 人員慧眼識英雄。
Resonant Clock Mesh 技術主要是針對 IC 業界長久以來晶片時脈愈高， CV2(Current * Voltage squared) 損耗愈高的問題，據 Cyclos 指出出，現時 IC 界已在普遍使用 clock 及 power gating, multi-VT, multiple voltage 以及 Dynamic frequency scaling (CPU throttling) ，但隨著人們對處理器性能要求愈高，必須提供更有效的節能方法，令處理器時脈得以上升。
早期 CPU 普遍外置振盪器 (Oscillator) ，通過 Clock Tree 平均分配給每個分支時鐘訊號，結果會產生時鐘偏移 (Clock Skew) 問題，即時鐘訊號抵達各部份的差值。為了解決此問題，不得不預留 5-10% 作為時鐘周期作為 Guard-bands ，造成浪費。為解決 Clock Skew 的問題，現代高性能處理器普遍使用 Clock Mesh 分配時鐘訊號予各部份。 Clock Mesh 使用 Clock Buffers (Metal Grid) 有效解決晶片內時鐘差別 (On-Chip process Variations) 的問題，但反之會為產品帶來一定的 Capacitance ，不是最有效的方法。
一般 Clock Mesh 與 Resonant Clock Mesh 比較圖
Cyclos 的方案是在晶片上加入 Inductors ，其阻值與 Clock Grid 平行，形成一個 tank circuits ，可作自然驅動 Clock Grid 之用，若果與一般 Clock Mesh 相比， Resonant Clock Mesh 可將時鐘分配的功耗減少多達 24% ，而且不會產生生 Clock Skew 。另外， Resonant Clock Mesh 可在感測器與時鐘控制電路之間迴圈利用時鐘電能而非在每個時鐘周期內消散，又可以減少 10% 能耗。
不過要使用 Resonant Clock Mesh 技術，需要多項先決條件，首先是 CPU 時脈要足夠高，如 2GHz 以上發揮最大作用。其次，是需要足夠厚的 Metal Layers 及 採用 65nm 以下工藝。 Piledriver 的工作時脈達 4GHz ，採用 11 層金屬 CMOS 及 32nm 工藝，正好能發揮 Resonant Clock Mesh 技術的作用。
與此同時， Resonant Clock Mesh 技術需要加入 Inductors ，這會佔用 4-5% 晶片面積，不過實際上 Piledriver 的電晶體及核心面積未因此而增加，主要是由於一般晶片會預留一些空間，可作為設置 Inductors 之用，而 AMD Corporate Fellow Samuel Naffziger 表示採用 Resonant Clock Mesh 技術不會增加額外的晶片面積，因此無須改動製程。 Resonant Clock Mesh 技術最終使 Piledriver 架構在不更改工藝的情況下，降低 24% 功耗，讓 Piledriver 高階版本提供 4.0GHz 預設時脈、 4.2GHz Turbo 時脈，十分難得。不過， Piledriver 僅在 CPU Core 部份採用 Resonant Clock Mesh ，在 CPU-NB 部份依然採用 Conventional Clock ，工作時脈維持在 Bulldozer 時的 2.2GHz 。
另一方面，據了解，未來 Resonant Clock Mesh 技術還將有機會被 Intel 處理器採用，因為 Cyclos 已計劃向 Intel 、 NVIDIA 、 Qualcomm 及 Texas Instruments 等公司推銷 Resonant Clock Mesh 技術。
Piledriver 在 CPU Core 部份採用 Resonant Clock ，而 L2 及 NB 部份依然為 Conventional Clock
Piledriver 在 M10 及 M11 Metal Layer 引入了 Cyclos 的 Inductor
