利用半導體製冷，AMD新專利有望解決3D堆疊散熱問題

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隨著半導體製程工藝的升級難度越來越大，進度越來越緩慢，台積電的7nm工藝開發成本已經超過了30億美元，接下來的5nm工藝預計要超過50億美元，在平面上想提升晶體管密度這事情已經變得相當有挑戰性，3D度堆疊工藝可能是解決這問題的一個好方法，結構簡單的NAND閃存已經大面積轉向3D堆疊工藝了，HBM顯存也是利用3D堆疊工藝生產的，但是3D堆疊工藝也不是萬能的，散熱就是3D堆疊工藝要面臨的一大難題，層數越多熱量堆積就越嚴重，AMD近日申請的一項專利就有可能解決這一問題的。


CPU也要上3D堆疊工藝了，這是Intel採用Foveros 3D封裝工藝所生產的Lakefield SoC

AMD這一專利的就是在3D堆疊內存的邏輯層和存儲層之間插入一片TEC熱點效應散熱模組，也就是我們所說的半導體製冷器或溫差製冷器，它利用珀爾帖效應，由N 、P型材料組成一對熱電偶，當熱電偶通入直流電流後，因直流電通入的方向不同，將在電偶結點處產生吸熱和放熱現象。

而這個現像是可以根據電流的方向而反轉的，也就是說可以根據傳感器反饋的結果，都可以利用熱電偶把熱量從較高的那一端轉移到溫度較低的一端，讓熱量分佈更為平均，這一專利在任何3D堆疊生產的芯片上都相當實用，然而這一過程是會產生額外的發熱的，也會帶來額外的功耗，所以這一專利是否真的有用我們還得等實際產品出來再說。



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