1234
返回列表 發帖
xiao

Rank: 3Rank: 3Rank: 3
31# 跳轉到 »
發表於 2023-1-31 13:04 | 只看該作者
實際係CPLD board 行得個種功課。
O人 發表於 2023-1-31 04:58



   那直接看原廠的AN, 基礎有了才做得好. 跟你希望的 verilog 或者 HDL 不太大關連.

TOP

O人

32#
發表於 2023-1-31 13:05 | 只看該作者
提示: 作者被禁止或刪除 內容自動屏蔽

TOP

燕飛

Rank: 3Rank: 3Rank: 3
33#
發表於 2023-1-31 13:50 | 只看該作者
本帖最後由 燕飛 於 2023-1-31 13:52 編輯

回復 28 #O人

首先考慮 是否要有memory/register (output是否 depends on前一/多個cycle 的input)
有 要考慮FSM 設計
冇 砌kmap/if else/case
如覺得太複雜 可考慮拆細 為多個子模塊/box
再諗上面的問題



via HKEPC Reader for Android

TOP

O人

34#
發表於 2023-2-1 11:38 | 只看該作者
提示: 作者被禁止或刪除 內容自動屏蔽

TOP

lai113ct

Rank: 2Rank: 2
35#
發表於 2023-2-1 19:08 | 只看該作者
回復 34 #O人

份野一定step by step. 唔係唔會用2個mux
一陣叫你地用kmap簡化 多1個input多2個output又話唔識做




via HKEPC Reader for Android

TOP

O人

36#
發表於 2023-2-2 09:55 | 只看該作者
提示: 作者被禁止或刪除 內容自動屏蔽

TOP

1234
返回列表