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l0001

11# 跳轉到 »
發表於 2021-11-18 13:00 | 只看該作者
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KCKG

12#
發表於 2021-11-18 13:05 | 只看該作者
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l0001

13#
發表於 2021-11-18 13:15 | 只看該作者
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KCKG

14#
發表於 2021-11-18 13:59 | 只看該作者
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l0001

15#
發表於 2021-11-18 14:08 | 只看該作者
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antlee

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16#
發表於 2021-11-18 15:29 | 只看該作者
係呀
DDR5 最主要改做咁係因為大部份讀寫都係用64 byte 做一條cache
好少用到DDR4 完整128 byte 既讀寫,  ...
KCKG 發表於 2021-11-18 13:59

DDR5 32bit channel 其實只因要一個burst read keep 住 64 bytes (typical x86 cache line size)
DDR4: 64bit channel prefetch 8n -> 64 bytes
DDR5: 32bit channel prefetch 16n -> 64 bytes
https://en.wikipedia.org/wiki/Sy ... efetch_architecture

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KCKG

17#
發表於 2021-11-18 15:43 | 只看該作者
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KinChungE

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18#
發表於 2021-11-18 15:50 | 只看該作者
唔係

CPU 係兩條128byte channel

你插一條DDR5 只會用其中一條128 byte channel
KCKG 發表於 2021-11-18 12:56


咁似當年AMD
Ganged Mode vs Unganged Mode

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kcyipgar

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19#
發表於 2021-11-18 16:29 | 只看該作者
我終於明白了，多謝咁多位師兄解開咗我一直對DDR5的誤解。

via HKEPC Reader for Android

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SEIKO

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20#
發表於 2021-11-18 22:22 | 只看該作者
回覆 19# kcyipgar


    以CPU 1C/2T咁演繹DDR5會更加易理解
CPU始終都係得2C

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