[技術討論] 关于SSD...

唔講廢話, 才疏学浅嘅 monsterz 以自己所了解知识深入讲解+討論. 材料引自2013 Flash Memory Summit Prof. Yan Li. (PHD, SanDisk Senior Director of NAND Design)嘅powerpoint.

過去嘅2D NAND 晶片layout已經由50nm, 34nm, 26/24nm, 19nm一路演進.

現在, 3D堆疊NAND 晶片layout, 擁有可保持單位成本而擴展總容量嘅優勢, 且每層面保留2D layout, 現有controller之I/O & addressing方式唔需要大改.

將來, 電阻式(ReRAM)記憶體會取代現在嘅電容式(NAND gate RAM), 4GB, 24nm工藝嘅原型已經研製成功, 因為其結構簡單, 有潛力縮細至10nm以下.

per cell state (SLC states: 0/1, MLC states: 00/01/10/11, etc)
voltage distribution (Vt)

因為gate越來越細, 可容納電子數量小, 一致性control亦越難, 所以每個cell state嘅voltage分佈越闊, 同樣cell no.將來嘅Vt分佈會大過現在(嘅技術).

講緊MLC, TLC同工藝更加細嘅TLC

可以見到, 同為TLC, 工藝越細, reliability margin越細, 即相鄰cell state更容易串位.

所以Error detection & correction 算法會變得越來越重要.

Vt分佈會因為NAND 晶片cycling次數增長而變闊, 即會引致data retention逐漸困難(擦膠擦過嘅地方會臟, 睇唔清楚)

影響NAND晶片擦寫壽命(P/E cycle)嘅因素.

向下gate越細, 可以儲嘅電子越少, state 同state 之間嘅V區別越唔明顯.

向右P/E次數越多, 材料凹陷至嵌入電子越多, 導致可以儲嘅電子亦減少, 造成同樣效果.

有限嘅壽命係因為gate儲電子嘅氧化物tunnel老化, 凹陷形成空洞鎖住D路過電子.

雖然gate縮細, 保持電壓可以延緩其老化, 但gate縮細會導致儲電子嘅能力亦減弱, 不利資料保存(state retention)

加熱可以幫助將鎖住嘅電子釋放出黎?

Cell之間嘅干擾(亦會影響Vt分佈). 用空氣填充Cell之間空隙可以暫時減低其乾擾.

用時間換cell state準確性, 多步驟programming以減低cell之間因近距離受牽連嘅影響.

P/E cycle, 資料保持(Vt間隔)同ECC(或者話讀寫時間, 性能)之間係互相制衡嘅關係. 係冇一個三全其美嘅方法.

3D nand 放大圖

ReRAM 放大圖

因為得條柱, 3D設計容易且可以縮好細.

好了, 睇完希望各位CHing明白, 唔好一味追新追快, SSD唔係display card or CPU, 快同新嘅背後係有代價嘅