2019-07-01
【CPU 都轉向 3D 堆疊?!】利用半導體製冷
AMD 新 3D 堆疊專利有望解決散熱問題
文: Cherry Kwok / 新聞中心
文章索引: IT要聞 處理器 AMD

隨著半導體製程工藝的升級難度越來越大,進度越來越緩慢,台積電的 7nm 工藝開發成本已經超過了 30 億美元,接下來的 5nm 工藝預計要超過 50 億美元,在平面上想提升晶體管密度這事情已經變得相當有挑戰性,3D 堆疊工藝可能是解決這問題的一個好方法,結構簡單的 NAND Flash 已經大面積轉向 3D 堆疊工藝了,HBM 記憶體也是利用 3D 堆疊工藝生產的,但是 3D 堆疊工藝也不是萬能的,散熱就是 3D 堆疊工藝要面臨的一大難題,層數越多熱量堆積就越嚴重,AMD 近日申請的一項專利就有可能解決這一問題的。

 

AMD 這一專利的就是在 3D 堆疊記憶體的邏輯層和儲存層之間插入一片 TEC 熱點效應散熱模組,也就是我們所說的半導體製冷器或溫差製冷器,它利用 Peltier Effect 珀爾帖效應,由 N 、P 型材料組成一對熱電偶,當熱電偶通入直流電流後,因直流電通入的方向不同,將在電偶結點處產生吸熱和放熱現象。

 

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CPU 也要上 3D 堆疊工藝了,這是 Intel 採用 Foveros 3D 封裝工藝所生產的 Lakefield SoC

 

而這個現像是可以根據電流的方向而反轉的,也就是說可以根據傳感器反饋的結果,都可以利用熱電偶把熱量從較高的那一端轉移到溫度較低的一端,讓熱量分佈更為平均,這一專利在任何 3D 堆疊生產的芯片上都相當實用,然而這一過程是會產生額外的發熱的,也會帶來額外的功耗,所以這一專利是否真的有用我們還得等實際產品出來再說。

 

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